用“绕过闭塞”的旧尺子，无法全面估计评估一份“找到一个解法”的新答卷

文｜吴俊宇 谢丽容

裁剪 | 谢丽容

5月25日，半导体总裁发布的“韬(τ)定律”，动荡半导体界和成本商场。

此次发布，修起了六年前华为首创东谈主任正非的公开表态。2020年，华为被列入实体清单，险些从来不公开出头的任正非在当年无为经受中外媒体采访，屡次提到基础磋商，基础教悔，数学、物理，这些离其时险些接近断供的华为公司其实很远。

面对巨大危急，企业的本能响应不时是向外界传递立即可见的自救信号——调养供应链、争取政策扶持、发布替代有磋商。这些要领短期、即时，能够灵验牢固里面军心和外界信心。任正非反复强调的基础磋商命题，其时看来几许有点“不解觉厉”“远水不救近火”。

六年后回看，战术和战术闭环了。

5月25日，何庭波对咱们说，华为里面有两个“十年判断”：第一，摩尔定律将来十年内将“撞墙”——即便莫得外部闭塞，先进制程的经济与物理极限也会成为半导体全行业的共同贬抑；第二，2020年华为里面预判，逻辑折叠这一技能旅途需要十年身手取得突破。

推行进展比预料要快，何庭波团队六年就作念出着力。

何庭波，华为半导体业务部总裁、华为科学家委员会主任。2019年底，她在一封致海念念整体职工里面信中提到，“今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区也曾消散，每一个新家具一诞生，将必须同步‘科技自强’有磋商。”

何庭波说，昔时六年， 她有过不振的时候 。领先进制程的旅途被外力锁死，而摩尔定律自己又正在环球范围内撞上经济与物理的双重高墙，磋商标的一度被逼入死巷子。

如安在半导体工艺制程难以突破的情况下，已毕代际性能普及？篡改来自一座2000多年前的水利工程——都江堰。最难的时候，何庭波带着团队到都江堰散心。

莫得电，莫得图灵力学，莫得当代机械，古东谈主仅凭对“山、水、势”的细察，以无坝引水已毕了自动分流、排沙、控流。她一霎意志到：当外部贬抑无法改变，惩办问题的关节不在于恭候条款变好，而在于“要再行看这些（可利用的）条款，惩办问题。”

“即便莫得出口管制，摩尔定律将来十年也将成为扫数东谈主的贬抑。华为只是提前在这个贬抑下使命。”何庭波反复强调一个更深层的产业现实：芯片制程来到7nm（纳米）之后，每一代制程的设计成本、晶圆成本指数级攀升，单元晶体管成本下落的速率已不可逆转地放缓。先进制程的经济普惠性正在闭幕，换言之，环球半导体行业本就站在范式升沉的门口。华为不外是因闭塞而被提前推过了门槛。

“产业的势必”与“华为的进攻”叠加效应，组成了韬定律诞生的双重底色。

事实上，它更接近一份针对后摩尔期间的通用解题框架。这份框架是由一家被断供的中国公司率先拿出，何况也曾用381款量产芯片完成了可行性考证。何庭波在演讲后的换取中强调：“要是今天依然能够获取开头进的EUV光刻机，咱们是否还会走这条路？谜底是不一定。但历史莫得要是。恰正是失去了选拔权，让咱们提前十年撞上了阿谁扫数玩家最终都要面对的问题。”

产业的势必，华为的进攻

即便莫得闭塞，摩尔定律也将在十年内撞墙，华为只是提前失去了选拔权

在何庭波看来，7nm之后，半导体先进制程的经济基础正在发生变化。

昔时40年，摩尔定律之是以能够握续鞭策悉数半导体产业发展，并不只是因为晶体管数目握续增长。更弘大的是，晶体管密度普及的速率持久快于制变成本高涨的速率。这意味着，固然芯片制变成本会增加，但单元晶体管成本仍在握续下落，技能逾越所开释出的成本红利，能够被悉数产业链与亏蚀者分享。

“昔时摩尔定律最大的上风，是能延续把技能逾越带来的红利分享给悉数产业界。但今天，先进制程自己也曾越来越难络续开释这种红利。”何庭波说。

她觉得，在这种情况下，络续依赖几何缩微普及性能，将不可幸免地投入“成本握续高涨”的旅途。比拟之下，τ（韬）定律并不只纯依赖更奋斗的先进晶体管，而是通过逻辑折叠技能技能，普及晶体管密度，已毕器件、电路、芯片和系统的延伸和性能优化，从辛勤毕半导体与电子系统的握续演进。

摩尔定律近三年带来的经济收益在逐渐放缓。这亦然咫尺半导体行业公认的一个问题。半导体行业近五年有大都学术磋商。

海外顶级学术期刊《科学》2020年6月刊载了麻省理工学院老师、图灵奖得主查尔斯·E·莱瑟森（Charles E. Leiserson）和英伟达、微软等磋商员共同发表的一篇论文——《摩尔定律之后，什么将驱动打算性能络续普及？》（《There’s Plenty of Room at the Top: What Will Drive Computer Performance after Moore’s Law?》）。

这篇论文的中枢不雅点是，“后摩尔期间”打算性能的普及，将越来越依赖软件、算法、系统架构与专用硬件协同优化，而不再主要依赖晶体管尺寸握续缩小。

和上述不雅点类似，华为里面的判断是，摩尔定律将在十年后“撞墙”。

固然先进制程仍然能够握续普及晶体管密度、性能与能效，但每一代制程节点所需要付出的设计成本、制变成本与成本开支正在快速高涨。尤其是在半导体工艺投入5nm、3nm乃至2nm阶段后，先进制程的成本在权贵提高。

海外半导体商榷机构IBS（International Business Strategies）2022年数据露馅，7nm芯片设计成本约为2.49亿好意思元，5nm约为4.49亿好意思元，3nm约为5.81亿好意思元，2nm约为7.25亿好意思元。

海外半导体智库安全与新兴技能中心（CSET，Center for Security and Emerging Technology）磋商露馅，台积电7nm 300mm晶圆成本约为9346好意思元，5nm约为16988好意思元。海外半导体商场调研机构 TrendForce数据则露馅，3nm晶圆价钱已达到约2.5万—2.7万好意思元，2nm约为3万好意思元。

摩尔定律昔时的性能普及与单元成本同步下落的行业普惠效应，正在不可逆转地握续缩小。投入先进制程期间后，独一少数头部晶圆代工场，以及苹果、英伟达等少数能够承担下一代芯片研发与量产成本的科技公司，仍能握续享受先进制程带来的性能与能效红利。

只是对华为来说，这件事情来得更早。2019年被列入“实体清单”后，华为被动启动尝试寻找另一条路子——不再只是追求单元面积内晶体管数目的增加，而是通过诽谤系统中的“时辰成本”络续普及性能。在这种配景下，韬(τ)定律诞生了。

需要厘清的一个表面事实是，韬（τ，也即是tau，也被称为时辰常数）这一成见并不是华为初次提倡。

在电子学与半导体范畴，τ持久被用于形容电路中的时辰延伸，以及RC（电阻、电容）秉性对信号传播速率的影响。昔时几十年，围绕诽谤时辰延伸，半导体行业也曾积存了大都磋商，包括互连优化、时序优化、先进封装、近距通讯、异步打算与数据流架构等标的。它们的共同指标，都是诽谤信息在器件、电路、芯片与系统中的传播时辰成本。

多位芯片工程师对咱们提到了他们对韬(τ)定律的看法。他们提到，以诽谤时辰延伸为中枢的优化念念路在行业内并非全新成见。此前，HBM（高带宽内存）的3D堆叠、AMD倡导的混杂键合（Hybrid Bonding）等技能，也曾在不同进度上践诺了这一标的。

一位芯片工程师提到，HBM在垂直方进取堆叠多个DRAM（动态当场存取存储器）访佛封装的3D技能、AMD公司咫尺倡导Hybird Bonding（混杂键合，通过铜对铜径直金属蚁合与二氧化硅等介电材料）都采用了类似念念路。

不外，在摩尔定律持久握续灵验的阶段，这些技能更多被视为工艺制程下落的辅助优化，并不是产业演进的中枢干线。华为的独特之处在于，第一次提倡要把“韬(τ)定律”当作演化主要标的。

2019年被列入实体清单后，面对全面断供的华为公司不得不尝试另一条路子——不再只追求单元面积内晶体管数目的增加，而是通过诽谤系统中的“时辰成本”络续普及性能。

韬(τ)定律始于芯片又不啻于芯片。何庭波尤其强调韬(τ)定律带来“Cost Effective”（经济性）。它不依赖于EUV等先进制程，而是通过器件、电路、芯片、系统等各层级的时辰常数优化，诽谤对高成本制造器具的依赖。

它的无缺设计是，从晶体管、电路、芯片、系统等各个方面把“诽谤τ”当作结伴优化指标。具体来说，在晶体管层诽谤开关延伸，在电路层诽谤RC传播延伸，在芯片层诽谤打算与探问延伸，在系统层诽谤同步与通讯延伸。

因此，韬(τ)定律还被愚弄在更大的打算系统内——它包括超节点以致是算力集群。

打算始于芯片晶体管的电流和数据传输。数千亿个晶体管被蚀刻在一枚芯片上，它们搁置信号开关。一枚芯片再通过封装技能与HBM等器件蚁合在悉数。数十枚芯片被部署进一个办事器机柜，多个机柜组成一个超节点，成百上千个超节点进一步蚁合成大限制算力集群。从晶体管的信号传输，到算力集群的高效浑沌Token（词元），悉数过程本色上都是在裁减数据与信息的传输时辰。

算力，早也曾不只是通过芯片这个单点普及，而是需要依靠系统工程身手全面普及。

为什么是麒麟芯片？

手机芯片单元面积和功耗预算极为有限，物理贬抑使手机SoC的设计难度远高于AI算力芯片。要是麒麟能作念到，将是最佳的考证

华为手机中搭载的麒麟系列芯片是最早用逻辑折叠创新的芯片之一。2026年下半年将在华为旗舰手机上搭载的麒麟2026即是基于韬(τ)定律创新的芯片，它也曾已毕了量产。

笔据华为方面败露的信息，麒麟2026晶体管密度普及53%，主频普及接近13%。

何庭波在中国科学院科技论文预发布平台上发表的签字论文《多层电子系统的时辰缩微表面》（A Time Scaling Theory for Multi-Layer Electronic Systems）露馅，麒麟2026的性能普及，昔时需要“三年的几何缩微”身手已毕。

在这篇论文中，何庭波给出了麒麟系列芯片将来几年的路子图——麒麟CPU性能中枢频率正从昔时依赖平面（Planar）架构的小幅普及，转向依赖LogicFolding（逻辑折叠）的三维集成路子。

2023年-2025年，麒麟9000s、麒麟9020与麒麟9030 Pro主频分别为2.6GHz、2.65GHz与2.75GHz。但从2026年启动，采用逻辑折叠技能的麒麟芯片主频展望将普及至3.1GHz，并在2029年进一步迈向4GHz。

华为官方咫尺并莫得败露这些芯片将来所对应的工艺制程。

但华为关连东谈主士对咱们透露，在不只纯依赖传统几何缩微的情况下，麒麟芯片的性能与能效比仍在络续普及。然而和传统工艺制程径直对比，PG娱乐电子游戏(中国)IOS|Android|通用APP下载并不适宜韬(τ)定律的发展旅途。“诽谤τ”才是后续演进的关节。

按照何庭波的说法，“诽谤τ”的关节技能是逻辑折叠。

逻辑折叠，指的是把蓝本在一块die（裸片）上张开的逻辑电路，再行切分在盘曲两层裸片中进行高密度的逻辑设计。它需要关节旅途、时钟树、数据总线悉数参与再行设计，进而让两层共同组成一个结伴逻辑系统。

这种作念法的中枢指标是裁减信号传播时辰，而不只是增加封装密度。它更接近于把一个逻辑系统折叠教育体结构，而不是浅显地把两个芯片堆叠或蚁合。

何庭波觉得，一个常见扭曲是，把逻辑折叠和2.5D/3D封装或其他技能等量王人不雅。在她看来，Folding（折叠）与Stacking（堆叠）并不同样。堆叠更像是多个模块的封装蚁合，而折叠则更像是将一个蓝本平面的逻辑系统，在三维空间中再行设计。

华为半导体首席科学家廖恒阐扬，逻辑折叠的关节在于盘曲两层die之间形成了高密度的垂直互联。以麒麟2026芯片为例，华为在两层die之间提供了约5000万个蚁合，其中约500万-1000万个被用于信号通讯，远高于3D封装中两个die之间几万至几十万个蚁合的量级。

咫尺，现时行业主流2.5D/3D封装的作念法是先完成独处芯片设计，再将不同裸片蚁合在悉数。裸片之间的Hybrid Bonding（混杂键合，在极小空间内已毕极高密度、低功耗的三维芯片堆叠）间距无为在7微米-10微米。

但逻辑折叠通过约2微米的键合间距，以及极小的Gear Ratio（die里面金属层互连圭臬与die间键合圭臬之间的比例），已毕了接近芯片里面互联级别的垂直蚁合，而不只是传统真理上的封装堆叠。

为了浅显阐发逻辑折叠与传统2.5D/3D封装的互异，廖恒打了一个“电梯”的比喻。

他把逻辑折叠盘曲两层die之间的蚁合，形容成两座城市之间的电梯系统。在现时主流2.5D/3D封装技能中，两层die之间无为独一几万到几十万个蚁合，类似于“两座城市之间独一几万部电梯”。但在麒麟2026的逻辑折叠设计中，突出于两座城市之间，领有了500万到1000万部确切运载信息的电梯。

麒麟2026上的逻辑折叠暗示图

一位半导体工程师提到，从咫尺华为败露的信息来看，逻辑折叠的特质是，在于从电路布线与互蚁合构等多个层面，尽可能裁减信号在不同门电路之间的传播旅途。

在传统平面芯片中，要是两个逻辑模块距离较远，信号就要经过更长的金属走线，RC（电阻、电容）时延也会随之增加。逻辑折叠看起来是将二维平面的电路结构转向立体堆叠，通过垂直互联替代部分长距离平面布线，这不错裁减关节旅途的信号传播时辰。

他进一步阐扬，要是这种优化能够在大都基础电路单元中握续已毕，就意味着芯片里面不错延续从简时辰预算，靠拢先进制程所带来的部分性能收益。

那么，逻辑折叠与传统2.5D/3D封装互异，在芯片制造的具体践诺上有哪些推行互异？

咱们查阅英伟达官网了解到，英伟达近两年热销的GB200芯片系统由两枚B200 GPU和一枚Grace CPU通过NVLink-C2C 高速互连和2.5D/3D混杂封装技能集成为一个超等芯片系统。其中B200芯片由两块无缺的GPU die通过硅桥超高密度蚁合而成。

英伟达GB200芯片和华为的麒麟2026芯片被用于统统不同的业务场景。前者被用于数据中心，后者被用于手机，两者弗成卤莽等量王人不雅。但在技能旨趣上不错对两款芯片的die蚁合形式进行区分。

但咫尺各家败露的技能上看，英伟达GB200芯片更像是通过先进封装与高速互联把两个超大GPU拼接起来，华为的麒麟2026芯片更像是在逻辑系统上再行组织电路、时钟树与信号旅途，让盘曲两层die共同组成一个结伴逻辑系统。

需要强调的是，麒麟之前，华为也曾基于“韬(τ)定律” 设计并量产了381款芯片，和它们不同，麒麟芯片是对外公开考证的第一站，关于华为公司来说本色上是一次“压力测试”。

用最难的芯片，经受最大面积的用户考证，这简略基于华为的三重战术考量。

其一，以亏蚀端高端旗舰家具的买卖化落地，向盘曲游产业链、投资商场与行业生态开释坚信性信号，最大化提振产业链和学界信心，加入新路子的磋商和研发中；

其二，依托麒麟极限场景的打磨，将前期数百款芯片的量产教化系统化、模范化，千里淀出一套可复制、可迁徙、可通用的三维逻辑设计模范论，完成从单点技能突破到体系化工程才略的跃迁，为后续全品类芯片的性能升级与批量国产替代筑牢中枢工程底座；

其三，提前预埋产业生态迭代伏笔，牵引EDA器具、制造工艺、封装测试、系统适配等整条产业链协同升级，为后续大限制、全地方的国产化替代与产业范式转型铺平谈路。

浅显说，基于“韬(τ)定律”的新芯片设计路子，要完成从“技能备胎”到“产业新模范”的战术升级，麒麟是最得当的公开考证第一芯。

一家公司作念不完，悉数行业悉数走

“韬(τ)定律”确切切真理，不在于它宣告了一个“换谈超车”的据说，而在于它揭示了一个被闭塞提前催化，却最终属于悉数产业的命题

“韬(τ)定律”从被提倡，到被半导体行业遍及招供和经受还有很长的一段路要走。

华为里面的作风是，韬(τ)定律和逻辑折叠，不可能依靠单家公司完成，它需要器具链、制造链、封装链、系统链共同演进，最终形成产业共鸣与生态协同。

何庭波的作风是，韬(τ)定律不是华为一家公司能完成的，将来十年“莫得一个公司能完成扫数谜底”，何庭波坦言，这需要学术界、工业界共同参与和探索。逻辑折叠并不只是封装技能变化，它对芯片前端（Front End）与后端（Back End）的设计模范论（Design Methodology）都提倡了新的要求。

昔时六年，华为也曾尝试开发部分里面器具（In-house Tool），但距离锻练仍有很大空间。何庭波觉得，“要是莫得悉数Design Methodology，包括Tool Chain（器具链）的扶持，詈骂常难以完成的。”因此，华为选拔在ISCAS 2026这个学术会议上公开这一技能路子，但愿蛊惑更多学术界与产业界共同参与。

以EDA（电子设计自动化）器具为例，它是芯片设计必不可少的一环。

华为无线终局芯片及惩办有磋商首席架构师黄勇以致觉得，逻辑折叠从表面或成见走向推行家具，悉数器具链是最大的挑战之一。

因为，传统芯片设计持久开荒在二维平面设计基础之上，而逻辑折叠需要再行处理跨层逻辑分离、时钟树、数据总线以及供电与热治理等问题。

黄勇先容，华为咫尺在传统EDA才略之上，叠加里面自研器具、外部伙伴配合以及东谈主工参与的工程模范，率先已毕部分逻辑折叠收益。但要是想把逻辑折叠的“全部收益”拿出来，需要对传统器具发生“Fundamental（根人道）改变”。

行业生态的蛊惑力则需要实战告成考证。一位半导体工程师透露，华为公布韬(τ)定律之后，他仍握不雅望作风，他但愿看到下半年华为麒麟2006的推行性能发扬。另一位半导体工程师的作风是，半导体工艺和制造的突破，一建都靠数目、时辰堆出来的。

当咱们问到，英伟达的Nvlink 72芯片互联技能、HBM垂直叠增多层DRAM等形式能否被觉得是诽谤时辰延伸时，廖恒觉得，在昔时50年间，诽谤时辰延伸这个念念路一直是存在且应用的。每一次有了新的节点的技能，都是改进了时辰，这即是落幕，但不代表技能自己的意图即是为了改进这个时辰。

廖恒强调，在传统旅途下，每当行业想获取更高性能时，第一响应长久是几何缩微。这也曾形成了一种旅途惯性（Momentum Inertia）。但要是从指点原则层面，把时辰当作中枢指标去念念考，会发现新的东西。因为当意图变了，就会从不同角度去寻找惩办有磋商。

惩办问题的过程是悉数产业共同奋发的落幕。天下上莫得任何一家公司或者任何一个超等科学家不错惩办扫数的问题。

廖恒觉得，摩尔定律提倡60年之后，半导体行业的问题并莫得收尾。悉数行业一直是摸着石头过河，遇到一个问题惩办一个问题。这是悉数产业共同奋发的落幕。韬(τ)定律将来面对的情况亦然类似的。

5月26日，北京大学集成电路学院团队文书在面向逻辑折叠的“真3D”EDA标的取得关节突破，提倡区别于传统“赝3D”堆叠的真三维设计历程，扶持模范单元级跨die分离与三维空间协同优化，可权贵裁减线长、改善时序并优化散热，径直补王人逻辑折叠从架构创新走向工程化、限制化最关节的器具链短板。

浅显说，北大团队突破了适配华为逻辑折叠的专用设计器具，冲破了传统堆叠只可拼整块芯片的局限，咫尺能把芯片最基础的电路单元开脱拆分、立体排布，大幅提速、降延伸、优化散热，补上了逻辑折叠技能大限制量产最缺的器具短板。

从2019年“备胎转正”到2026年“韬定律公开”，华为的战术重点完成了从“替代”到“界说”的位移。这种位移的本色，是在摩尔定律普惠性闭幕、先进制程经济门槛握续抬升的产业拐点上，率先交出一份系统性的解题框架。

能否从“华为的路子”演进为“产业的模范”，取决于三个变量的协同演化：EDA器具链能否完成从2D到3D的根人道重构，设计模范论能否跨越平面期间的旅途依赖，以及产业链盘曲游是否雅瞻念在新坐标系中再行校准各自的技能路标。北大的EDA突破是一个积极的信号，但距离形成无缺的生态闭环，仍有大都工程空缺需要填补。

当咱们问到，学界和产业链对华为逻辑折叠技能的迭代扶持，还有哪些是需要去攻破，时辰还有多久时，何庭波回答：“如实各个方进取都会有穷苦和挑战，但这条路应该是通的，时辰是咱们的一又友。”——在半导体行业，这句话的另一种表述是：莫得捷径，独一积存。